Clases: Septiembre 2020

 

Clase: 9 de septiembre de 2020

Objetivo general

El alumno adquiere los conocimientos de dispositivos digitales programables necesarios para firmar, desarrollar y mantener sistemas automatizados y de control en los procesos productivos.

Unidades de aprendizaje

1. Entorno de programación de dispositivos lógicos programables (PLD's).

2. Sistemas digitales integrados en PLD's.

3. Proceso de control con PLD's.

4. Lenguaje para DSP.

5. Aplicaciones de DPS en la industria.

Entornos de programación de dispositivos lógicos programables (PLD)

El alumno construirá, en VHDL y lenguaje gráfico, ecuaciones algebraicas booleanas para su implementación en dispositivos lógicos programables (PLD's), a través de una interfaz de programación y simulación de PLD.

 

Clase: 10 de septiembre de 2020

Field Programmable Arrays

• Implementación de diseño digital dominante.
• Posibilidad de reconfigurar FPGA para implementar cualquier función lógica digital.. La reconfiguración parcial permite que una parte de la FPGA se ejecute de forma continua mientras se reconfigura otra parte.
• Los FPGA también contienen características de circuitos analógicos que incluyen una velocidad de respuesta programable y una fuerza de accionamiento, comparadores diferenciales en I / O, diseñados para conectarse a canales de señalización diferencial.
• Los FPGA de señal mixta contienen ADCs y DACs con bloques condicionales de señal analógica que les permiten operar como un sistema en chip (SoC).

Arquitecturas FPGA

FPGA tempranas

• Matriz N x N de celdas unitarias (CLB + enrutamiento).
• Enrutamiento especial a lo largo del eje central.

FPGA de próxima generación

• M x N celdas unitarias.
• RAM de bloques pequeños alrededor de los bordes.

FPGA más recientes

• Se agregaron matrices de RAM en bloque.
• Núcleos multiplicadores agregados.
• Núcleos de procesador sumadores.

FPGA architecture trends

Memorias

• RAM de puerto único y doble.
• FIFO (primero en entrar, primero en salir).
• ECC (códigos de corrección de errores).

Procesadores de señales digitales

• Multiplicadores.
• acumuladores.
• unidades lógicas aritméticas (ALU).

Procesadores integrados

• Hardcore (procesadores dedicados).
• La RAM programable en FPGA se puede utilizar junto con el procesador para proporcionar memorias de programas y datos.
• Núcleo blando (sintetizado a partir de un HDL).

Clase: 11 de septiembre de 2020

Arquitectura de bloques lógicos configurables (CLB)

CLB

• Tablas de búsqueda (LUT) que implementan las entradas de una tabla de verdad de funciones lógicas.
• Algunas FPGA pueden usar LUT para implementar una pequeña memoria de acceso aleatorio (RAM).

Lógica de transporte y control

• Implementa operaciones aritméticas rápidas (sumadores / restadores).
• También se puede configurar para operaciones adicionales (cadena OR iterativa de auto-prueba integrada).

Elementos de memoria

• Flip Flops (FFs) configurables / Latches (bordes de reloj programables, configurar / reiniciar y habilitar reloj).
• Estos elementos de memoria generalmente se pueden configurar como registros de desplazamiento

Red de interconexión programable FPGA

• Malla horizontal y vertical de segmentos de alambre interconectados por interruptores programables llamados puntos de interconexión programables (PIP). Estos PIPs se implementan utilizando una puerta de transmisión controlada por bits de memoria de la memoria de configuración.
• Consiste en enrutamiento global que conecta un buffers PLB de I / O, PLB no adyacentes y otros componentes integrados. El enrutamiento local conecta PLB a otros PLB adyacentes y PLB al enrutamiento global (realizado a través de matrices de conmutación).

Se utilizan varios tipos de PIPs

• Cross point = conecta segmentos de cable verticales u horizontales permitiendo giros.
• Breakpoint = onecta o aísla 2 segmentos de cable.
• Decoded MUX =  grupo de 2 ^ n puntos de cruce conectados a una única salida configurada por n bits de configuración.
• Non decoded MUX =n segmentos de cable, cada uno con un bit de configuración (n segmentos).
• Compound cross point = 6 PIPS de punto de ruptura (puede aislar dos redes de señales aisladas).

Celdas de entrada / salida programables

Buffers bidireccionales

• Programable para entradas o salidas.
• Controles triestatales operación bidireccional.
• Resistencias Pull-up / down.
• Los FFs / Latches se utilizan para mejorar los problemas de sincronización.

         Tiempos de configuración y espera.

         Retardo de salida del reloj.

Recursos de enrutamiento

• Conexiones al núcleo de la matriz.

Niveles de corriente y voltaje de I / O programables.

Interfaces de configuración FPGA

Master (serie o paralelo)

• FPGA recupera la configuración de la ROM en el encendido inicial

Slave (serie o paralelo)

• FPGA configurado por una fuente externa (es decir, microprocesador / otro FPGA).
• Se utiliza para la reconfiguración parcial dinámica

Exploración de límites

• Interfaz serial estándar IEEE de 4 cables utilizada para pruebas.
• Acceso de escritura y lectura a la memoria de configuración.

Técnicas de configuración FPGA

Configuración completa y readlback

• Interfaz de configuración simple
• Cálculo interno automático de la dirección de la trama
• Los FPGA más grandes tienen un tiempo de descarga más largo

Configuración comprimida

• Requiere capacidad de escritura de múltiples cuadros
• Se escriben tramas idénticas de datos de configuración en varias direcciones de tramas
• Ampliación de las capacidades de la interfaz de reconfiguración parcial
• La dirección de la trama es mucho más pequeña que la trama de los datos de configuración
• Reduce el tiempo de descarga para la configuración inicial según la regularidad de la función del sistema y el porcentaje de matriz que se utiliza.

Re-configuración y lectura parcial

• Solo al azar partes de la memoria de configuración con respecto al diseño de referencia.
• Reduce el tiempo de descarga para reconfigurar